CST中，IC封裝的RLC提取以及等效電路實(shí)例

之前介紹了pRLCG求解器，見仿真實(shí)例010:提取局部電感電阻（2020版新功能）。本期分享一篇關(guān)于IC封裝線的寄生參數(shù)提取的具體應(yīng)用案例。同時也借用這個例子，看一下如何拆分等效電路模型。

Step0 導(dǎo)入模型

我們會介紹如何提取BGA到DIE的寄生參數(shù)，如下圖所示：

我們會用pRLCG求解器來提取下圖虛線出的寄生參數(shù)，從BGA->routing->Bond Wire。

Step1 設(shè)置材料，頻率范圍和邊界條件

所有的材料無論金屬還是介質(zhì)都需要設(shè)置成Normal，并設(shè)置相應(yīng)的電導(dǎo)率，如下圖所示：

本例中我們仿真到100MHz，如下圖所示：

邊界條件目前支持電壁和磁壁兩種。如果沒有設(shè)置RLC Ground的情況下，電壁上的電勢為零，而磁壁則代表平均電勢為零。如果設(shè)置了RLC Ground，則RLC Ground的電勢為0。邊界條件的大小以及類型都會影響到仿真結(jié)果，所以需要特別搞清需要的物理含義和狀態(tài)。本例中的邊界如下圖所示：

Step2 設(shè)置Node

這一步相當(dāng)于設(shè)置端口，本例中我們想要了解每一段走線的寄生參數(shù)，可以沿著走線設(shè)置多個Node。

首先，先設(shè)置GNDNode，通過Pick Face選中參考地的面并設(shè)置為RLC Ground，這里的地必須是PEC。

接著設(shè)置Rounting和Bondwire上的Node，選中一個面，再選擇RLC Node，如下圖所示：

這樣如下圖，設(shè)置了8個Node，1#是BGA的進(jìn)口，2#是Rounting線的入口，3#是Bondwire的入口，4#是到達(dá)Die的位置，5#到8#也是同樣的情況，如下圖所示：

這樣，最終的Nodes如下圖所示：

比如這里有兩條平行的線，通過設(shè)置多個Node可以就可以分開計算并得到獨(dú)立的RLCG寄生參數(shù)，比如走線本身的自感，電阻。平行走線之間的電容，走線和走線之間的互感和互容等，但實(shí)際的Spice模型我們只需要1#4#5#8#，四個對外的引腳，我們可以僅僅對那四個Node設(shè)置terminal,如下圖所示：

Step3 設(shè)置求解器開始仿真

這里我們把那些Node都創(chuàng)建成一對對的Pair，總共這里是6對，并勾選上計算寬帶以及寄生電容，選擇需要生成Spice模型的頻率，本例中設(shè)置了一個50MHz的點(diǎn)，如下圖所示：

RLCG生成的Spice都是單獨(dú)頻點(diǎn)的結(jié)果，這里我們可以在分號后加若干個頻點(diǎn)，會生成多個Spice文件。如果要得到寬帶的Spice需要用S參數(shù)加Idem工具進(jìn)行轉(zhuǎn)換，見仿真實(shí)例006：用IDEMWORK提取寬帶宏模型（上）仿真實(shí)例007：用IDEMWORK提取寬帶宏模型（下）。

Step4 仿真結(jié)果分析

仿真完成后會得到幾組RLC的結(jié)果如下圖所示：

我們可以根據(jù)下圖來分析一下這些結(jié)果的拓?fù)浜秃x。

本例中設(shè)置了6對pairs，那些pairs分別都有自身的電阻R1-R6和電感L1-L6，同時每個節(jié)點(diǎn)都有電容值C11-C88，這里的電容是8個節(jié)點(diǎn)對于電勢為0處的結(jié)果。同時還有金屬對之間的互容。這在本例中生成的50MHz的Spice模型中都反應(yīng)了出來，如下圖：

對于這里提供的節(jié)點(diǎn)電容補(bǔ)充一句，如果要計算整個線的對地電容，則需要把C1,C2,C3,C4加起來。而要計算兩條線之間的電容則是需要把C48,C37,C26, C16以及更多的交叉電容都加起來。更多可參考CST幫助文檔對于電容矩陣的解釋，如下圖：

上面兩段看不懂也沒關(guān)系，自動生成的Spice文件是包含了拓?fù)浣Y(jié)構(gòu)里的所有寄生信息了，直接用即可。

當(dāng)然如果不設(shè)置Pairs，CST的pRLC求解器也可以直接得到自容和互容而不是上圖中的節(jié)點(diǎn)電容。