CST 防雷擊電路EFT仿真（三）
CST的防雷仿真已經(jīng)介紹了兩期，分別介紹了浪涌發(fā)生器建模和典型防雷電路的仿真。
本期重點介紹基于CST的場路協(xié)同仿真方法的防雷仿真。場路協(xié)同相信大家一定不陌生，可以說是CST的看家本領(lǐng)了。場路協(xié)同仿真總共分三步：3D建模--->電路建模并與3D的連接--->場路協(xié)同仿真。
下面我們來詳細(xì)介紹基于CST場路協(xié)同方法的防雷仿真流程。
第一步：3D建模，如下圖所示。
為縮短仿真時間，只截取了下面電路圖中電源輸入到MOS之間的部分PCB作為仿真模型。其中黃色為電路中對應(yīng)的GND，紫色為Vin+。分別在電源輸入pin，MOV的位置，以及MOS Vds位置增加端口。
第二步：電路建模并與3D的連接，如下圖所示。其中浪涌發(fā)生器電路可以參考CST 防雷仿真（一）
第三步：場路協(xié)同仿真
首先在schematic中創(chuàng)建transient仿真任務(wù)。在這里可以選擇“傳統(tǒng)”的場路協(xié)同方法，即Transient (Combine results)，也可以選擇真正的場路協(xié)同仿真，即CST transient co-simulation。如下圖所示。
CST: “Traditional” Co-Simulation.
CST transient co-simulation: True Transient Co-Simulation.
由于浪涌信號時間相比ESD信號時間長得多，所以如果使用CST transient co-simulation方法，仿真時間較長。因此可以根據(jù)仿真應(yīng)用場景，選擇更合適的仿真方法。在這個案例中，筆者采用的“傳統(tǒng)”的場路協(xié)同方法。
【仿真結(jié)果分析】
一、浪涌電壓分析
觀察浪涌電壓注入后PCB的整體電場分布及局部MOS Vds的電場分布。有MOV的條件下，MOV后的PCB走線殘壓明顯較小，MOS Vds的電場明顯較小，也可以通過對比殘壓曲線得到該結(jié)論。
PCB電場分布動圖對比：
無MOV
有MOV
局部MOS Vds的電場分布對比：
無MOV
有MOV
MOS Vds對比圖：
二、浪涌電流分析
觀察浪涌電壓注入后PCB的整體表面電流分布及局部Load上的電流分布。有MOV的條件下，浪涌電流基本集中在MOV之前，在MOV后的PCB走線上，浪涌電流明顯較小，Load上的電流明顯較小，也可以通過對比Load上的浪涌電流曲線得到該結(jié)論。
表面電流分布動圖對比：
無MOV
有MOV
表面電流分布云圖對比:
無MOV
有MOV
Load電流分布對比圖：
【總結(jié)】
1. CST的場路協(xié)同仿真方法非常適合含有非線性器件電路的瞬態(tài)仿真分析。
2. 浪涌仿真由于頻率較低，求解器的選擇及仿真方法的選擇對仿真時間的影響較大。
3. 防雷設(shè)計如同治水，堵不如疏。但即使是增加了防雷器/器件，后級仍然存在一定的殘壓。這就需要考慮到廣義的電磁兼容性設(shè)計，讓每個器件在雷擊環(huán)境下都能正常工作。
