ESD靜電原理及整改建議
ESD抗擾度測(cè)試實(shí)質(zhì)
從ESD測(cè)試配置可以看出，在進(jìn)行ESD測(cè)試時(shí)，需要將靜電槍的接地線(xiàn)接至參考接地板（參考接地板接安全地），EUT放置于參考接地板之上（通過(guò)臺(tái)面或0.1m高的支架），靜電放電槍頭指向EUT中各種可能會(huì)被手觸摸到的部位或水平耦合板和垂直耦合板，就決定了ESD測(cè)試時(shí)一種以共模為主的抗擾度測(cè)試，因?yàn)镋SD最終總要流向參考接地板。
ESD干擾原理也可以從兩方面來(lái)講。首先，當(dāng)靜電放電現(xiàn)象發(fā)生在EUT中被測(cè)部位時(shí)，伴隨著ESD放電電流也將產(chǎn)生，分析這些ESD放電電流波形的上升沿時(shí)間會(huì)在1ns以下，這意味著ESD是一種高頻現(xiàn)象。ESD 電流路徑與大小不但由EUT內(nèi)部實(shí)際連接關(guān)系（這部分連接主要在電路原理圖中體現(xiàn)）決定，而且還會(huì)受這種分布參數(shù)的影響。
事實(shí)上，在施加靜電的過(guò)程中，會(huì)產(chǎn)生多種電容，比如放電點(diǎn)與內(nèi)部電路之間的寄生電容、電纜與參考接地板之間的電容、和EUT殼體與參考接地板之間的電容等等。這些電容的大小都會(huì)影響各條路徑上的ESD電流大小。設(shè)想一下，如果有一條ESD電流路徑包含了產(chǎn)品內(nèi)部工作電路，那么該產(chǎn)品在進(jìn)行ESD測(cè)試時(shí)受ESD的影響就會(huì)很大；反之則更容易通過(guò)ESD測(cè)試。可見(jiàn)，如果產(chǎn)品的設(shè)計(jì)能夠避免ESD共模電流流過(guò)產(chǎn)品內(nèi)部電路，那么這個(gè)產(chǎn)品的抗ESD干擾的設(shè)計(jì)是成功的，ESD抗擾度測(cè)試實(shí)質(zhì)上包含了一個(gè)瞬態(tài)共模電流（ESD電流）流過(guò)產(chǎn)品。
靜電放電可能產(chǎn)生的損壞和故障
①穿透元器件內(nèi)部薄的絕緣層，損毀MOSFET和CMOS
的元器件柵極；
②CMOS器件中的觸發(fā)器鎖死；
③短路反偏的PN結(jié)；
④短路正向偏置的PN結(jié)；
⑤熔化有源器件內(nèi)部的焊接線(xiàn)或鋁線(xiàn)。
防護(hù)建議
（1）PCB周?chē)淖鲆蝗Νh(huán)地作為電源地（如下圖所示），其它走線(xiàn)在內(nèi)側(cè)。
（2）數(shù)字地和電源地進(jìn)行隔離處理（加10nF電容）。
（3）地盡量完整，如果條件允許的話(huà)，主芯片的地盡量不要分割，接地導(dǎo)體的電連續(xù)性設(shè)計(jì)對(duì)提高系統(tǒng)的抗ESD能力極為重要。
（4）對(duì)于PCB上的金屬體，一定要直接或間接地接到地平面上，不要懸空。另外，對(duì)于較敏感的電路或芯片，在布局時(shí)盡量遠(yuǎn)離ESD放電點(diǎn)。
（5） 針對(duì)比較敏感的電路或芯片，在信號(hào)線(xiàn)上加瞬態(tài)抑制保護(hù)器件進(jìn)行保護(hù)，可以先預(yù)留保護(hù)器件的位置。
①：USB口（兩根信號(hào)線(xiàn)和一根電源線(xiàn)一根地線(xiàn)），防護(hù)方案：
封裝SOT-143，電壓5V
②：DC 5V電源口正對(duì)地加雙向保護(hù)器件（電壓6V，封裝SOD-214AA，功率720W）
③：復(fù)位芯片：復(fù)位信號(hào)對(duì)地加超低容值ESD（電壓5V，容值小于1pF，封裝0402），上拉3.3V對(duì)地加低容值ESD（電壓5V，容值10pF，封裝0402）。
④：Flash芯片：1、2、3、5、6、7腳對(duì)地加超低容值ESD（電壓5V，容值小于1pF，封裝0402），8腳（電源腳）對(duì)地加低容值ESD（電壓5V，容值10pF，封裝0402）
⑤：觸摸IC：9、10、17、18腳對(duì)地加超低容值ESD（電壓5V，容值小于1pF，封裝0402）
⑥：旋鈕：信號(hào)口對(duì)地加低容值ESD（電壓5V，容值10pF，封裝0402）
⑦：顯示部分：信號(hào)口對(duì)地留ESD位置（電壓5V，容值10pF，封裝0402）
⑧：溫度采集IC：信號(hào)口對(duì)地加超低容值ESD（電壓5V，容值小于 1pF，封裝0402）
